fpga多时钟周期约束

我的理解里，时序约束只会优化布线，但不会改变功能，但是针对下面这段代码，有听到过一个说法，说是可以通过多时钟周期约束，达到降频的效果。比如：时钟是100m，每10ns，time_cnt自加一次，能通过多时钟周期约束，实现20ns，time_cnt自加一次。兄弟们，多时钟周期约束能达到这个效果吗？reg [lbk]15：0[rbk] time_cnt = 16'd0；
always @（posedge clk）begin
time_cnt <= time_cnt + 1'b1；
end